「低エネルギー中性子に対するソフトエラー発生率の特性を解明」記事へのコメント

対策方法

[jizou (5538)]

メモリーはECCをつけるなどで対策できそうだけど、
FPGAだとどういう対策ができるんだろう。

ロジックがおかしくなるのを防止するには、定期的に Configuration しなおす。
処理中のデータが化けるのを防ぐには、データに対してECCするのかな。

Re:対策方法

[Anonymous Coward]

サーバ向けCPUやGPUだとかなり前から、ソフトエラー対策が入ってますよ。
重要なレジスタを二重化したりしてる。
そうしないと、数万CPU使うスパコン向けには使えないので、x86をスパコンに使い出した頃から対策が入ってて当時は学会でも発表されたました。
既に確立した技術なので、今はあまり話題に上がりませんが。

Re:対策方法

[nekopon (1483)]

バスパリティは当然、データもE2EのECCというのはわかりますが、ロジックはどうしようかと

Re:

[Anonymous Coward]

もっと昔の大型機のロジックにはパリティが入っていました。パリティごと演算します。今は知らん。
ECCじゃなくてパリティということは、実際にはおきないという判断です。

二重化はパリティと同じです。最近のはノードがダウンしてもシステムダウンにならないとか、
そういう判断で二重化なのかな。

Re:対策方法

[nekopon (1483)]

ごめん私の発言が言葉足らずだ。ここで言ってたロジックはFPGAのそれなのでRAMベース、1つのゲートの動作がRAMのビットに依存する話。
// 全ビットにパリティでも用意するか?

Re:

[Anonymous Coward]

FPGAは昔から宇宙用・軍用のRadhard品が供給されているので、それを使えということなのでしょう
Radhardタイプの無い高集積・最先端製品は対策お手上げということで.....
＃FPGAのコンフィギュレーションだけを問題にするのなら旧Actelのアンチヒューズ・タイプがおすすめ

Re:

[Anonymous Coward]

おっと、失礼。その前のコメントの人がサーバ向けCPUやGPUの話にしていたので。

Re:

[Anonymous Coward]

しかし考えると、パリティつきロジックはFPGAのエラー検出手段としては有効だろう。
ロジックが冗長なんだから。

ただし、パリティつきロジックは設計がめんどくさすぎるので、今どきならロジック自体を
二重化、三重化すればいいんじゃないかな。FPGA自体を冗長にするとか、装置自体を冗長に
したほうがいいと思うけど。

Re:

[Anonymous Coward]

宇宙向けでは放射線耐性が高いFPGA使うので大丈夫でしょう。
SRAMを2重化したり、放射線耐性が高い不揮発メモリ使ってたりする。

地上で使うなら、そもそもFPGAで大規模な構成にしないから問題ないかと。
上のコメントでもあるように、地上でソフトエラーが問題になるのはスパコンのように大規模な（使う数が数が多い）ときにエラー確率が上がってしまう場合だから。

FPGAを計測に使ってるのはFPGAがこの手の計測に使いやすいからであって、FPGAの対策が主目的では無いと思う。