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メモリーはECCをつけるなどで対策できそうだけど、FPGAだとどういう対策ができるんだろう。
ロジックがおかしくなるのを防止するには、定期的に Configuration しなおす。処理中のデータが化けるのを防ぐには、データに対してECCするのかな。
サーバ向けCPUやGPUだとかなり前から、ソフトエラー対策が入ってますよ。重要なレジスタを二重化したりしてる。そうしないと、数万CPU使うスパコン向けには使えないので、x86をスパコンに使い出した頃から対策が入ってて当時は学会でも発表されたました。既に確立した技術なので、今はあまり話題に上がりませんが。
もっと昔の大型機のロジックにはパリティが入っていました。パリティごと演算します。今は知らん。ECCじゃなくてパリティということは、実際にはおきないという判断です。
二重化はパリティと同じです。最近のはノードがダウンしてもシステムダウンにならないとか、そういう判断で二重化なのかな。
おっと、失礼。その前のコメントの人がサーバ向けCPUやGPUの話にしていたので。
しかし考えると、パリティつきロジックはFPGAのエラー検出手段としては有効だろう。ロジックが冗長なんだから。
ただし、パリティつきロジックは設計がめんどくさすぎるので、今どきならロジック自体を二重化、三重化すればいいんじゃないかな。FPGA自体を冗長にするとか、装置自体を冗長にしたほうがいいと思うけど。
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アレゲはアレゲ以上のなにものでもなさげ -- アレゲ研究家
対策方法 (スコア:1)
メモリーはECCをつけるなどで対策できそうだけど、
FPGAだとどういう対策ができるんだろう。
ロジックがおかしくなるのを防止するには、定期的に Configuration しなおす。
処理中のデータが化けるのを防ぐには、データに対してECCするのかな。
Re: (スコア:3, 参考になる)
サーバ向けCPUやGPUだとかなり前から、ソフトエラー対策が入ってますよ。
重要なレジスタを二重化したりしてる。
そうしないと、数万CPU使うスパコン向けには使えないので、x86をスパコンに使い出した頃から対策が入ってて当時は学会でも発表されたました。
既に確立した技術なので、今はあまり話題に上がりませんが。
Re: (スコア:1)
Re: (スコア:0)
もっと昔の大型機のロジックにはパリティが入っていました。パリティごと演算します。今は知らん。
ECCじゃなくてパリティということは、実際にはおきないという判断です。
二重化はパリティと同じです。最近のはノードがダウンしてもシステムダウンにならないとか、
そういう判断で二重化なのかな。
Re: (スコア:1)
// 全ビットにパリティでも用意するか?
Re: (スコア:0)
おっと、失礼。その前のコメントの人がサーバ向けCPUやGPUの話にしていたので。
Re:対策方法 (スコア:0)
しかし考えると、パリティつきロジックはFPGAのエラー検出手段としては有効だろう。
ロジックが冗長なんだから。
ただし、パリティつきロジックは設計がめんどくさすぎるので、今どきならロジック自体を
二重化、三重化すればいいんじゃないかな。FPGA自体を冗長にするとか、装置自体を冗長に
したほうがいいと思うけど。